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（原标题：三大巨头，决战先进封装）
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来源：本质来自科技产业资讯室，谢谢。
家喻户晓，东谈主工智能在生成式AI推波助浪下，已过问一个新纪元。然而，AI要能在各应用场域充分进展遵守，除了依赖机器或深度学习等不同的演算法除外，要将AI的应用进展到极致，例必要靠AI芯片来罢了。AI芯片是特意盘算并用于实践AI演算法（如CNN、RNN、Transformer等模子）的芯片，可优化平行揣摸与加速回想体存取等，相较于一般的芯片更能造就AI演算法的揣摸速率与推理才气。如今声量如日中天的生成式AI，正需要透过AI芯片才能达到如图像识别、语音辨识、天然谈话处理、自动驾驶、智能物联网、文化创作等等各式应用之场景。
至于2024年科技圈，AI芯片攻击的应用之一是放在「AI PC」上。所谓的AI PC是将是个东谈主电脑搭载AI芯片，止境是指可在腹地端实践AI演算法，而无需依赖云表，这么的优点是速率快、耗能低，并质问和云表联结经过中所带来的资安风险。然而，AI芯片的良窳触及半导体制程时间，也因此带动几个科技巨头伸开「芯片大战」的竞赛。鉴于篇幅有限，本系列拟从专利之角度，止境从全球半导体的几个大咖各自之patent portfolio中，挑选具代表性的专利，来望望其等怎样针对AI芯片作念时间布局。
台积电CoWoS，足下宇宙
起原，天然是台湾享誉全宇宙的护岛神山！台积电TSMC的股价在本年3月飙高，恰是受惠于AI芯片需求繁华，加上半导体的先进制程与封装，使得台积电已成为「一个东谈主的武林」，而其中CoWoS(Chip-on-Wafer- on-Substrate)时间，恰是台积电足下全球的精巧兵器之一，其应用限制畸形平凡，包含高遵守运算HPC、AI伺服器、数据中心、5G通信、物联网、车用电子等。
CoWoS是一种先进的半导体封装时间，主要针对7奈米以下的芯片。CoWoS可进一步拆分为CoW和WoS，CoW即是将芯片堆叠在晶圆上(Chip-on-Wafer)，而WoS即是基板上的晶圆(Wafer-on-Substrate)。CoWoS又分红2.5D与3D版块的封装时间，其离别在于堆叠的形状不同。2.5D封装是部分芯片堆叠在基板上，而3D封装则是全部芯片都堆叠在基板上，其中2.5D封装是现时主流且可量产的时间。
如图1所示，2.5D封装为水平堆叠芯片，主要将系统单芯片(SoC)与高频宽回想体(HBM)开拓在中介层(interposer)上，先经由微凸块(micro bump)联结，使中介层内的金属线可电性招引不同的SoC与HBM，以达到各芯片间的电子讯号奏凯传输，然后经由硅穿孔(Through-Silicon Via, TSV)时间，来联结下方PCB基板(substrate)，让多颗芯片可封装一皆，以达到封装体积小、功耗低、引脚少、本钱低等效率。有名的Nvidia的GPU H100更是供不应求，其中H100恰是采用台积电的2.5D封装的CoWoS时间。
3D封装则是垂直堆叠芯片，天然优点在于，使用硅穿孔来联结垂直方进取之不同芯片的电子讯号，使讯号延长得以质问，但现时受限于盘算、量产或供应链皆还不够熟习，是以基于本钱考量，现时业界仍多采用2.5D封装。
既然2.5D是现时的主流，那么针对台积电的2.5D封装，并凭据以上的时间特征「CoWoS是一种先进的半导体封装时间……，经由硅穿孔(Through-Silicon Via，TSV)时间来联结下方PCB基板(substrate)，让多颗芯可封装一皆」，输入到AI系统Lupix ，并针对近10年的专利数据中，扫描出很多与CoWoS联系具有阛阓价值且已获证之专利。
在稠密联系专利中，最受嘱目的是标题为「硅中介板结构、封装体结构以及硅中介板结构的制造依次」（以下称本专利），其台湾专利号为TWI553802B，而其对应的好意思国专利为「三维IC结构与半导体晶圆的搀杂键结依次」(Three dimensional integrated circuit structures and hybrid bonding methods for semiconductor wafers, US9978637B2)，永别于2016/10/11和2018/05/22获证。凭据AI系统Lupix针对当下的时间演化趋势去作念揣摸，推断本专利在机电时间限制的专利价值之PR值(Percentile Rank)为98，也即是说，其专利价值高过98%的机电时间限制，包含半导体、IC盘算、光电、网路通信、车用电子、封装测试等专利文件。
本专利之是以攻击，是因为台积电的CoWoS时间在先进制程与封装中，其中介层的结构盘算功不成没。如图2所示，是台积电在本专利中所揭露的三维IC结构；而图3所示，即为图2中的金属垫(127)上镶嵌一个介电结构(212、213)，亦然本专利中最攻击的时间特征，透过这么的盘算，可减少在化学机械研磨(Chemical Mechanical Polishing, CMP)所带来的「碟化效应」(Dish Effect)，而这种效应在10纳米以下的制程尤其需要幸免，若处理不好将会严重影响半导体制程的可靠度与良率。
凭据本专利的职权保护鸿沟来看，图2中的晶粒(110 A )可为如CPU或GPU等处理器，而晶粒(110 B )可为SRAM或DRAM等回想体。当处理器和回想体在实践运算经过中，电子讯号可经过中介层(120')的硅穿孔(125) ，传送电子讯号至基板(130')。这么的结构不仅便捷传导电子讯号，更能透过硅穿孔(125)散热与易于封装等优点。更值得一提的是，图3中虚线圆圈所示的位置(214)，恰是硅穿孔(125)联结中介层(120')至导电结构(129)之处。
为了确保良率，提议开拓2至4个硅穿孔。金属垫(127)对每一金属垫127而言，两个或多个位置214系招引于硅穿孔125。由于金属垫(127或127')的旯旮区域(215)较不易受CMP的碟化效应影响，是以区域(215)就不镶嵌介电结构，如斯一来，本专利的三维IC结构就可提供低电阻与精熟的导电性。
为了质问碟化效应所带来的冲击，本专利还更进一风景界定介电结构(213)与介电结构(212，即长方形)。介电结构(213)的W D /W M的比值需介于1/4至1/2之间，其中W D介于约10微米至25微米，这么就可换算出W D需要若干值。至于介电结构(212)的宽度W 212节略介于1/5至1/4倍的长度(L 217 )，实作时可为2微米至5微米之间。
本专利可回溯到好意思国优先权恳求日2013-10-11，可见台积电研发里面至少在2013年（以至比2013年还要更早），早就洞见到半导体制程之物理极限带来很多重荷的时间挑战，必须要有新的冲破想维与决策。
英特尔的逆袭利器：EMIB
昔日在半导体界呼风唤雨的老老大英特尔(Intel)，只可站在5或7纳米的位置，眼睁睁看着先进制程的市占率，就这么被台积电的「叠叠乐」(Jenga)鲸吞蚕食，沉溺到只可当老二且差距越来越大。但英特尔天然也不是省油的灯，也悉力一搏发展出EMIB（Embedded Multi-die Interconnect Bridge，镶嵌式多芯片互连桥接）之2.5D封装时间。
什么是EMIB？如图1所示，是英特尔官网所提供EMIB先进封装成见之透露图。EMIB的时间特征在于，岂论是高频宽回想体(High Bandwidth Memory, HBM)、CPU/GPU或现场可程式化逻辑闸阵列(Field Programmable Gate Array, FPGA)等，于其逻辑芯片(die)的下方，开拓一个硅桥(Silicon Bridge)并将芯片之间给予电性联结，由于芯片之间传导电子的旅途裁汰，因而得以加速芯片之间的运算遵守。此外，EMIB的另一个优点在于，它不需要中介层，是以制程上不仅变神圣，况且还可质问制变本钱。
凭据以上所提到EMIB的时间特征，将其输入到自行开拓的AI系统Lupix [1]，并针对近10年的专利数据，扫描出与英特尔的EMIB联系且安妥现时具阛阓价值的已获证专利，咱们发现其中很攻击之一件专利标题为「针对用于半导体封装硅桥的传导垫层之轮流名义」（以下称本专利），其台湾专利号为TWI689072B，而对应的好意思国专利号为US10177083B2 (Alternative surfaces for conductive pad layers of silicon bridges for semiconductor packages)，永别于2020/03/21和2019/01/08获证。AI系统Lupix凭据当下的时间演化趋势去作念揣摸，推断出本专利在机电时间限制中，专利价值之PR值(Percentile Rank)为95，也即是说，本专利的价值在机电限制中赢过95 %的联系专利。
图2所示为英特尔对于本专利EMIB之透露图。凭据其专利保护鸿沟来看，本专利止境针对EMIB、硅桥上的晶粒形成依次以及封装有所著墨，而所要保护的时间特征，聚焦在EMIB这么的半导体结构。具体而言，EMIB(200)包含基板(202)、金属化结构(212)以及传导垫(218)，其中金属化结构(212)又包含用来传导电子讯号的金属线层(210、214、 217)，而金属线层之间又透过通孔(216)，将不同的金属线层(210、214、217)给串联起来，以罢了密集度更高、更复杂的电路结构。传导垫(218)约为2微米的厚度，其包含铜用以电性招引至金属化结构(212)。EMIB(200)最表层开拓一绝缘层(200)，用以保护含有铜的传导层(218)，以免其他氧化物耻辱其名义。
图3所示，为将EMIB(200、506)进行先进封装至封装基板(514)后的横截面图。本专利记录，EMIB(506)自己不属于封装基板(514)，而是被镶嵌至封装基板(514)所界说出的空腔内。当EMIB(506)完成镶嵌后，透过凸块(508A、508B、510A、510B)承载不同的晶粒(502、504)，并将不同的晶粒之间电性联结。例如来说，晶粒(502)可为高频宽回想体(HBM)，而晶粒(504)可为CPU或GPU等处理器；HBM和CPU或GPU之间的讯号传递，可藉由硅桥内金属化结构(206)内的金属线层(210、214、217)，与通孔(216)的电路布线进行交流。
凭据英特尔官网的EMIB白皮书，与笔者搜寻到与硅桥探求的发明专利来看，硅桥起原的发明成见应该不是英特尔，早期台积电也有联系的发明成见，但英特尔却是将硅桥转换并应用到2.5D封装后，不仅有精熟的运算遵守与低功耗，况且还能勤俭本钱。英特尔算是应用EMIB在先进封装时间走出我方的谈路，以遁藏台积电的CoWoS时间。
图4所示，相较于其他多晶粒整合封装时间，英特尔强调自家的EMIB的优点有：第一、EMIB小，使得跨晶粒的电子讯号的传输旅途短；第二、不需要硅穿孔(TSV)与中介层，是以制程神圣；第三、运算遵守提高。
图5所示是英特尔的EMIB在高速讯号传输时的优点，相较于其他多晶粒整合封装时间电路结构里面的复杂联结，与高达快要1万个硅穿孔来说，由于其加多的串联电阻与电容所带来的冲击，使得高速讯号传输时，讯号完好性(signal integrity)遇到严重的挑战，然而因为英特尔的EMIB毋需硅穿孔与中介层之起因，使得高速讯号传输时具有优异的讯号完好性，并确保传输讯号是可靠的。
合座来说，英特尔的EMIB主打在不需要中介层与硅穿孔的半导体结构下，透过镶嵌在封装基板内的硅桥，而概况将晶粒与晶粒之间电性联结，不仅可达成低本钱、低功耗、低延长以及高频宽等优点，况且不错勤俭多芯片在基板上所占据的面积。然而，台积电的CoWoS则是应用中介层填入导电材料以形成导电通谈，并在中介层上形成微凸块(micro bump)，进而将不同的SoC与HBM之间电性联结。
三星电子的I-Cube，蓄势待发
三星电子于2024年3月初，发布新闻稿称「将第二代3纳米制程的芯片更名为2纳米制造」，遭国表里很多媒体酸是为了想卓绝台积电而企图鱼目混珍，令东谈主困惑且误导大家。姑岂论三星电子是否确切具有2纳米的制造与量产才气，此举反而突显来自台积电的竞争压力，让三星电子念兹在兹拟悉力一搏。继半导体系列AI芯片晌间专利系列2、3从时间与专利的视角，分析台积电CoWoS与英特尔EMIB的时间后，本篇再来望望三星电子在2.5D封装时间容貌为何。
三星电子与台积电、英特尔相同，都想悉力发展出属于我方的2.5D与3D封装时间，凭据三星电子的官网，现时最新的2.5D封装时间为I-Cube (Interposer Cube)，而3D封装时间则为X-Cube (eXtended Cube)。由于本系列的前两篇都是针对2.5D封装时间作念先容，加上2.5D封装又是现时阛阓的主流，是以本篇也以2.5D封装时间来探讨三星电子。
2.5D I-Cube分为I-CubeS与I-CubeE。如图1-(a)所示，是三星电子的I-CubeS的半导体结构，而图1-(b)所示则为I-CubeE的半导体结构。 I-CubeS主要强调，即便在大型的中介层(interposer)上，搭载很多逻辑晶粒(die)与高频宽回想体(HBM)，不仅有着令东谈主咋舌的频宽，况且还有出色的翘曲死心(warpage control)，以及超低讯号亏蚀与高密度回想体相结合，同期又有精熟的热效率死心(thermal efficiency control)。
至于I-CubeE，主要采用硅镶嵌结构，透过细巧图案化罢了硅桥(silicon bridge)，和FOPLP（Fan-Out Panel Level Package，扇出型面板级封装），罢了了无硅穿孔(TSV)和大尺寸的RDL（Redistribution Layer，重布线层）中介层结构，不仅具本钱效益，况且有优异的翘曲死心与功率完好性(power integrity)。
乍看之下，三星电子似乎是结合了台积电的CoWoS、与英特尔的EMIB的2.5D封装时间。然而，通常硅中介层需要加多面积，以容纳更多逻辑晶粒及HBM，而I-Cube的硅中介层比纸张更薄，仅节略100微米，这么的中介层，是为了承载更多的逻辑晶粒与HBM，才必须使用大面积的中介层，但这么的风险，即是在微不雅圭表下容易产生曲折或翘曲，变成负面影响。为此，三星透过改变材料与其厚度，研发出可幸免中介层翘曲和热膨大的时间，以罢了I-Cube的买卖化。此外，这么的半导体结构，还可禁绝运算时所产生的高热累积。
凭据上述对于I-Cube的时间特征，凭据AI系统Lupix [1]针对近10年的专利数据，扫描出与三星电子的I-Cube联系且安妥现时具阛阓价值的已获证专利。在稠密联系专利中，其中一项攻击专利标题为「半导体封装以及中介层」（以下称本专利），其台湾专利号为TWI661522B，而对应的好意思国专利号为US10510647B2（Semiconductor Package，半导体封装），永别于2019/06/01和2019/12/17获证。 AI系统Lupix凭据当下的时间演化趋势去作念揣摸，推断出本专利在机电时间限制中的专利价值之PR值(Percentile Rank)为94，也即是说，其专利价值高过94%的机电时间联系限制中的专利文件。
如图2所示，本专利中揭露一种半导体封装结构之透露图。凭据其专利保护鸿沟来看，主如果透过中介层(110)内以金属材料制成的复数配线层(wiring layer, 112)进行重布线(redistribution)，进而电性招引至GPU(131)与HBM (132、133)等芯片的招引垫(131P、132P、133P)，借此裁汰讯号传输的距离，而这么的功能就雷同硅桥。
至于包封体(140)可保护GPU(131)与HBM(132、133)等芯片，保护层(150)可保护中介层(110)不受外部物理冲击或化学冲击，凸块下金属(underbump metallurgy，UBM)接垫(160P)不是神圣的圆形骸式，而是在平面中具有凸起部分的齿轮体式，以增大凸块下金属接垫(160P)与电性招引结构(170)之间的战役面积，从而具有锚定效率且可散布应力(stress)，进而提高电性招引结构(170)的可靠性。
凭据本专利的半导体封装结构，不错贬责封装经过中可能会出现的翘曲，以及底部填充树脂的可填充性劣化，更不错幸免由于中介层的热膨大悉数，与GPU、HBM等芯片在装配经过中的材料不匹配所可能出现的罅隙问题。此外，透过本专利的中介层，还可灵验地增大面积且质问本钱。
针对台积电、英特尔与三星电子的2.5D版的先进封装时间之发展，可归纳出几个小结如下：
1、台积电的CoWoS，使中介层内的金属线可电性招引多个晶粒的微凸块(micro bump)，以达到传输各芯片间的电子讯号，然后经由硅穿孔来联结下方PCB，让多颗芯片可封装一皆。
2、英特尔的EMIB，不需要硅穿孔与中介层，仅透过硅桥即可电性联结不同的芯片并封装在一皆。
3、三星电子的I-Cube，将多个芯片插入中介层，然后透过中介层内的重布线让多个芯片进行讯号传递；此外，由于中介层的面积变大，使得可承载的芯片更多，也幸免掉中介层可能发生的翘曲。
合座而言，三星电子的I-Cube与台积电的CoWoS、英特尔的EMIB相同，都具备低本钱、低功耗、低延长、高频宽、最好化空间使用等优点，三者都有其应用场景，客户可依照家具的不同需求可作念采用。然而，从昔时阛阓上的声量来看，台积电的CoWoS在AI和高遵守揣摸(HPC)等限制上，可能更受阛阓迎接。
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